rbusosk's bloG

เห็นด้วยกับคุณ tong053 ครับ: เชื่อว่าคงจะไม่ใช่ SMP kernel แต่น่าจะเป็น concept ที่นำมาจาก tiled DSP เหมือน picochip เหมือน Cell-BE เหมือน GeForge 8800 มากกว่าครับ เพราะ SMP กิน external memory bandwidth สูงทำให้ไม่สามารถ scale ไปถึง 80 core ได้แม้จำนวน core ใน kernel เป็นเพียง sysgen parameter ผมอยากเดาผิด-จะสะใจมากหากมี 80-core SMP จริงๆ ในปัจจุบัน speed-up เริ่มไม่คุ้มหลังจาก 8-core (16-core มีคนทำ แต่เรามักไม่ค่อยเห็นแบบ 32-core หรือเกินกว่านั้น-แต่ก็มีเหมือนกัน ซึ่งมักจะแยก memory bus ทำให้แพงหนักเข้าไปอีก)

แม้ L1 cache จะเร็วมาก แต่การเชื่อมต่อกับภายนอกก็ยังจะเป็นคอขวดอยู่ดี ดังนั้นหากจะได้ผลการคำนวณเร็วๆ ก็ควรจะหลีกเลี่ยงถ่ายข้อมูลเข้าออก cache โดยจัดการคำนวณเป็น pipeline ขอ compiler เก่งๆมาจัด pipeline ให้ดี ก็จะได้ผลการคำนวณสูงมาก ผลการคำนวณของ stage หนึ่ง ยังอยู่ใน L1 cache และเป็น input ของ stage ต่อไป

 ที่มา - เจาะลึกชิป 80 คอร์ Terascale